Link tải luận văn miễn phí cho ae Kết Nối
CHƯƠNG 1. GIỚI THIỆU
CHƯƠNG 2. TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL
CHƯƠNG 3. PHƯƠNG PHÁP THIẾT KẾ MẠCH BẤT ĐỒNG BỘ DỰA TRÊN NCL
CHƯƠNG 4. QUI TRÌNH CHUYỂN ĐỔI THIẾT KẾ ĐỒNG BỘ SANG THIẾT KẾ BẤT ĐỒNG BỘ DỰA TRÊN NCL BẰNG UNCLE
CHƯƠNG 5. CẢI TIẾN QUI TRÌNH VÀ ĐỀ XUẤT THIẾT KẾ THƯ VIỆN CELL NCL CHO CÁC THIẾT KẾ BẤT ĐỒNG BỘ
CHƯƠNG 6. KẾT LUẬN
CHƯƠNG 1 GIỚI THIỆU
Ngày nay, hầu hết các mạch số được thiết kế bằng phương pháp thiết kế đồng bộ.
Sự phát triển của các mạch đồng bộ hiện đang đóng vai trò quan trọng trong
ngành thiết kế bán dẫn. Tuy nhiên, có nhiều yếu tố hạn chế đối với các hệ thống
số hoàn toàn đồng bộ, đó là vấn đề tiêu thụ nhiều năng lượng do sự phân bố xung
clock trên toàn bộ mạch đồng bộ, tốc độ xung clock ngày càng tăng do yêu cầu
công nghệ, và các vấn đề khác liên quan đến xung clock. Trong khi đó, mạch bất
đồng bộ không sử dụng xung clock, chúng có khả năng đáp ứng được yêu cầu
công suất tiêu thụ thấp hơn, tạo ra nhiễu và nhiễu điện từ EMI (Electromagnetic
Interference) thấp hơn so với mạch đồng bộ [1].
NCL (Null Convention Logic) là logic không nhạy với delay và thuộc logic bất
đồng bộ. Ban đầu, NCL được dùng để nhắm tới mục tiêu thiết kế ASIC
(Application-Specific Integrated Circuit) và thiết kế mạch VLSI (Very LargeScale Integration) với công suất thấp, nhiễu thấp, và giao thoa điện từ thấp [1].
Sau đó, trải qua một thời gian dài, NCL đã được nghiên cứu và quan tâm nhiều
bởi nhiều nhà nghiên cứu trên thế giới. Càng ngày nhu cầu về các mạch có tốc
độ cao, công suất thấp càng tăng, cũng như các vấn đề về clock như clock skew,
clock tree, ngày càng phức tạp, khó giải quyết hơn thì phương pháp thiết kế bất
đồng bộ ngày càng được chú ý. Do đó, trong vài thập niên gần đây, NCL được
quan tâm, nghiên cứu ngày càng nhiều hơn bởi cả các nhà nghiên cứu hàn lâm
và trong công nghiệp [3].
Nhìn chung, thế giới số vẫn đang chịu sự chi phối bởi sự phát triển mạnh mẽ của
kỹ thuật thiết kế đồng bộ. Tuy nhiên, mạch đồng bộ lại có nhiều nhược điểm về
vấn đề xung clock như được trình bày ở trên và đặc biệt nhất là vấn đề công suất
tiêu thụ [1]. Nó là nỗi lo lớn trong các ứng dụng như wireless, laptop, điện thoại
di động, các thiết bị y tế, bởi vì sự duy trì nguồn pin sử dụng của chúng [24].
Trong những năm gần đây, có rất nhiều nghiên cứu về các vi mạch công suất thấp
sử dụng kỹ thuật thiết kế đồng bộ. Mặc dù, các nghiên cứu đó đã cho thấy một
sự cải tiến về công suất tiêu thụ, nhưng khi tần số tăng thì giá trị công suất tiêu2
thụ cũng tăng rất mạnh. Sự gia tăng phần công suất tiêu thụ này chủ yếu là do
công suất chuyển mạch.
Ngược lại với kỹ thuật thiết kế đồng bộ, kỹ thuật thiết kế mạch bất đồng bộ không
sử dụng xung clock, nó có khả năng khắc phục được một số nhược điểm liên
quan đến vấn đề xung clock. Luồng dữ liệu trong mạch được điều khiển qua giao
thức bắt tay cục bộ giữa hai thanh ghi, quá trình chuyển mạch chỉ xảy ra khi cần
thiết. Vì vậy, mạch không phải tiêu tốn nhiều năng lượng như trong các mạch
đồng bộ. Đặc biệt, phương pháp thiết kế mạch bất đồng bộ dựa trên NCL được
nghiên cứu đã cho thấy sự cải thiện về công suất cho các vi mạch. Để minh họa
cho phương pháp nghiên cứu, thuật toán AES (Advanced Encryption Standard)
được chọn như một ví dụ minh họa. Trong luận án này, mô hình của ví dụ với
thuật toán AES còn được thực hiện bằng cách sử dụng phương pháp thiết kế đồng
bộ. Cả hai thiết kế được mô phỏng thử nghiệm trên ASIC và trên FPGA (Field
Programmable Gate Array). Tác giả đã so sánh kết quả tổng hợp về công suất
tiêu thụ, tốc độ hoạt động và về diện tích bằng phương pháp bất đồng bộ dựa trên
NCL và phương pháp đồng bộ được thực hiện bởi chính tác giả và kết quả tổng
hợp của các tác giả khác.
Phương pháp bất đồng bộ dựa trên NCL có nhiều ưu điểm. Như vậy, chuyển đổi
một thiết kế đồng bộ sang thiết kế bất đồng bộ nhằm cải thiện thiết kế cũng là
một ý tưởng thường gặp trong quá trình nghiên cứu. Do đó, việc chọn lựa công
cụ để chuyển đổi thiết kế đồng bộ sang bất đồng bộ cũng là vấn đề cần thiết.
Trong luận án này, UNCLE (Unified NCL Environment) được lựa chọn để thực
hiện việc chuyển đổi nhờ vào các ưu điểm vượt trội của nó về các chức năng tối
ưu tùy chọn trong qui trình chuyển đổi khi so sánh với Balsa [31]. Khối S-box
trong quá trình mã hóa AES được chọn thực hiện để minh họa cho qui trình
chuyển đổi.
Trong hầu hết các nghiên cứu về NCL, các tác giả đã thực hiện các thiết kế của
họ theo một trong ba phương pháp. Phương pháp thứ nhất là sử dụng qui trình
thiết kế full-custom. Phương pháp thứ hai là thiết kế tổng hợp dựa trên thư viện
Ket-noi.com kho tai lieu mien phi Ket-noi.com kho tai lieu mien phi3
truyền thống [32]. Phương pháp cuối cùng là sử dụng các công cụ ánh xạ để
chuyển các thiết kế đồng bộ sang các thiết kế bất đồng bộ [31]. Các thiết kế này
sau đó sẽ được tổng hợp bởi các công cụ khác. Trong các phương pháp được đề
cập trên, các nhà nghiên cứu về NCL thường gặp phải khó khăn về thư viện tổng
hợp. Việc thiếu các thư viện cell NCL là một trong những rào cản lớn đối với
nghiên cứu và phát triển của phương pháp thiết kế mạch bất đồng bộ dựa trên
NCL. Trong những nghiên cứu mới về thiết kế thư viện cell, đã có một vài qui
trình thiết kế được đề xuất [33], [34]. Các qui trình này thì khá phức tạp và thường
sử dụng các công cụ của chính tác giả. Các công cụ này thường gây ra những khó
khăn cho người sử dụng khi cài đặt và sử dụng. Nếu có bất kỳ lỗi hay hạn chế
nào về công cụ xảy ra trong quá trình sử dụng thì rất khó để khắc phục. Do đó,
trong luận án này, tác giả đề xuất cải tiến qui trình thiết kế thư viện cell của các
cổng ngưỡng bằng cách chỉ sử dụng các công cụ thương mại và đề xuất thiết kế
các thư viện cell NCL bán tĩnh và tĩnh ở qui trình công nghệ 45nm. Các cell được
thiết kế và tổng hợp bằng Virtuoso và Design Compiler. Ngoài ra, tập lệnh ocean
script và môi trường thiết kế EDA (Electronic Design Automation) được sử dụng
để cải tiến và hỗ trợ cho quá trình đặc tính hóa cell tự động để thu thập các dữ
liệu về mô hình thời gian và công suất. Thư viện hoàn chỉnh gồm 27 cell dùng
để tổng hợp các thiết kế bất bộ dựa trên NCL.
Cấu trúc phần còn lại của Luận án này được tổ chức thành 5 chương. Chương 2
cung cấp tổng quan về các mô hình thiết kế mạch bất đồng bộ và về NCL. Chương
3 trình bày phương pháp thiết kế vi mạch bất đồng bộ dựa trên NCL. Chương 4
cung cấp qui trình chuyển đổi từ thiết kế đồng bộ sang thiết kế bất đồng bộ bằng
cách dùng các công cụ chuyển đổi. Tiếp theo, cải tiến qui trình thiết kế thư viện
cell và đề xuất thiết kế các thư viện cell NCL tĩnh và bán tĩnh được thực hiện
trong chương 5. Chương cuối cùng tổng kết về những nhiệm vụ đã đóng góp
được trong luận án.
Đóng góp của luận án:4
Luận án này đã có những đóng góp cho cộng đồng nghiên cứu về thiết kế vi mạch
bất đồng bộ.
1. Hệ thống hóa các vấn đề liên quan thiết kế vi mạch bất đồng bộ với NCL.
2. Đề xuất cải tiến qui trình thiết kế thư viện cell NCL.
3. Các thư viện cell NCL tĩnh và bán tĩnh cho các nghiên cứu về vi mạch bất
đồng bộ.
Ket-noi.com kho tai lieu mien phi Ket-noi.com kho tai lieu mien phi5
CHƯƠNG 2 TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL
2.1 Các mô hình mạch bất đồng bộ
2.1.1 Mô hình mạch có delay bị giới hạn.
- Delay qua cổng và dây bị giới hạn.
- Mỗi cổng và dây sẽ được gán một giá trị giới hạn của các giá trị delay.
- Sơ đồ mã hóa dữ liệu đóng gói như Hình 2.1.
Hình 2. 1 Mã hóa dữ liệu được đóng gói
2.1.2 Mô hình mạch QDI (Quasi Delay Insensitive).
Hình 2. 2 Sơ đồ mã hóa dual-rail
- Delay cổng và dây tùy ý nhưng nó áp đặt một giả định về isochronic của nhánh.
- Các mạch QDI thông thường sử dụng sơ đồ mã hóa nhiều dây để truyền dữ liệu.
- Hình 2.2 minh họa cho sơ đồ mã hóa dual-rail.
- Dữ liệu chính nó tự nhận dạng nó hợp lệ hay không nên dây tín hiệu Req được
bỏ qua.
2.2 Null Convention Logic
Null Convention Logic là mô hình bất đồng bộ không nhạy với delay (QDI) được
phát triển dành cho thiết kế mạch bất đồng bộ, có nghĩa là mạch sẽ hoạt động
một cách chính xác bất chấp delay của các phần tử trong mạch và dây dẫn.6
2.2.1 Tiêu chuẩn hoàn thành
NCL sử dụng 2 tiêu chuẩn để đạt được hành vi không nhạy với delay, đó là tiêu
chuẩn hoàn thành về mặt ký tự của biểu thức và hoàn thành của ngõ vào.
cách mã hóa 1-bit nhị phân bằng cách sử dụng mô hình 2 dây hay dualrail logic.
Bảng 2. 1 Tín hiệu dua
Do Drive thay đổi chính sách, nên một số link cũ yêu cầu duyệt download. các bạn chỉ cần làm theo hướng dẫn.
Password giải nén nếu cần: ket-noi.com | Bấm trực tiếp vào Link để tải:
CHƯƠNG 1. GIỚI THIỆU
CHƯƠNG 2. TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL
CHƯƠNG 3. PHƯƠNG PHÁP THIẾT KẾ MẠCH BẤT ĐỒNG BỘ DỰA TRÊN NCL
CHƯƠNG 4. QUI TRÌNH CHUYỂN ĐỔI THIẾT KẾ ĐỒNG BỘ SANG THIẾT KẾ BẤT ĐỒNG BỘ DỰA TRÊN NCL BẰNG UNCLE
CHƯƠNG 5. CẢI TIẾN QUI TRÌNH VÀ ĐỀ XUẤT THIẾT KẾ THƯ VIỆN CELL NCL CHO CÁC THIẾT KẾ BẤT ĐỒNG BỘ
CHƯƠNG 6. KẾT LUẬN
CHƯƠNG 1 GIỚI THIỆU
Ngày nay, hầu hết các mạch số được thiết kế bằng phương pháp thiết kế đồng bộ.
Sự phát triển của các mạch đồng bộ hiện đang đóng vai trò quan trọng trong
ngành thiết kế bán dẫn. Tuy nhiên, có nhiều yếu tố hạn chế đối với các hệ thống
số hoàn toàn đồng bộ, đó là vấn đề tiêu thụ nhiều năng lượng do sự phân bố xung
clock trên toàn bộ mạch đồng bộ, tốc độ xung clock ngày càng tăng do yêu cầu
công nghệ, và các vấn đề khác liên quan đến xung clock. Trong khi đó, mạch bất
đồng bộ không sử dụng xung clock, chúng có khả năng đáp ứng được yêu cầu
công suất tiêu thụ thấp hơn, tạo ra nhiễu và nhiễu điện từ EMI (Electromagnetic
Interference) thấp hơn so với mạch đồng bộ [1].
NCL (Null Convention Logic) là logic không nhạy với delay và thuộc logic bất
đồng bộ. Ban đầu, NCL được dùng để nhắm tới mục tiêu thiết kế ASIC
(Application-Specific Integrated Circuit) và thiết kế mạch VLSI (Very LargeScale Integration) với công suất thấp, nhiễu thấp, và giao thoa điện từ thấp [1].
Sau đó, trải qua một thời gian dài, NCL đã được nghiên cứu và quan tâm nhiều
bởi nhiều nhà nghiên cứu trên thế giới. Càng ngày nhu cầu về các mạch có tốc
độ cao, công suất thấp càng tăng, cũng như các vấn đề về clock như clock skew,
clock tree, ngày càng phức tạp, khó giải quyết hơn thì phương pháp thiết kế bất
đồng bộ ngày càng được chú ý. Do đó, trong vài thập niên gần đây, NCL được
quan tâm, nghiên cứu ngày càng nhiều hơn bởi cả các nhà nghiên cứu hàn lâm
và trong công nghiệp [3].
Nhìn chung, thế giới số vẫn đang chịu sự chi phối bởi sự phát triển mạnh mẽ của
kỹ thuật thiết kế đồng bộ. Tuy nhiên, mạch đồng bộ lại có nhiều nhược điểm về
vấn đề xung clock như được trình bày ở trên và đặc biệt nhất là vấn đề công suất
tiêu thụ [1]. Nó là nỗi lo lớn trong các ứng dụng như wireless, laptop, điện thoại
di động, các thiết bị y tế, bởi vì sự duy trì nguồn pin sử dụng của chúng [24].
Trong những năm gần đây, có rất nhiều nghiên cứu về các vi mạch công suất thấp
sử dụng kỹ thuật thiết kế đồng bộ. Mặc dù, các nghiên cứu đó đã cho thấy một
sự cải tiến về công suất tiêu thụ, nhưng khi tần số tăng thì giá trị công suất tiêu2
thụ cũng tăng rất mạnh. Sự gia tăng phần công suất tiêu thụ này chủ yếu là do
công suất chuyển mạch.
Ngược lại với kỹ thuật thiết kế đồng bộ, kỹ thuật thiết kế mạch bất đồng bộ không
sử dụng xung clock, nó có khả năng khắc phục được một số nhược điểm liên
quan đến vấn đề xung clock. Luồng dữ liệu trong mạch được điều khiển qua giao
thức bắt tay cục bộ giữa hai thanh ghi, quá trình chuyển mạch chỉ xảy ra khi cần
thiết. Vì vậy, mạch không phải tiêu tốn nhiều năng lượng như trong các mạch
đồng bộ. Đặc biệt, phương pháp thiết kế mạch bất đồng bộ dựa trên NCL được
nghiên cứu đã cho thấy sự cải thiện về công suất cho các vi mạch. Để minh họa
cho phương pháp nghiên cứu, thuật toán AES (Advanced Encryption Standard)
được chọn như một ví dụ minh họa. Trong luận án này, mô hình của ví dụ với
thuật toán AES còn được thực hiện bằng cách sử dụng phương pháp thiết kế đồng
bộ. Cả hai thiết kế được mô phỏng thử nghiệm trên ASIC và trên FPGA (Field
Programmable Gate Array). Tác giả đã so sánh kết quả tổng hợp về công suất
tiêu thụ, tốc độ hoạt động và về diện tích bằng phương pháp bất đồng bộ dựa trên
NCL và phương pháp đồng bộ được thực hiện bởi chính tác giả và kết quả tổng
hợp của các tác giả khác.
Phương pháp bất đồng bộ dựa trên NCL có nhiều ưu điểm. Như vậy, chuyển đổi
một thiết kế đồng bộ sang thiết kế bất đồng bộ nhằm cải thiện thiết kế cũng là
một ý tưởng thường gặp trong quá trình nghiên cứu. Do đó, việc chọn lựa công
cụ để chuyển đổi thiết kế đồng bộ sang bất đồng bộ cũng là vấn đề cần thiết.
Trong luận án này, UNCLE (Unified NCL Environment) được lựa chọn để thực
hiện việc chuyển đổi nhờ vào các ưu điểm vượt trội của nó về các chức năng tối
ưu tùy chọn trong qui trình chuyển đổi khi so sánh với Balsa [31]. Khối S-box
trong quá trình mã hóa AES được chọn thực hiện để minh họa cho qui trình
chuyển đổi.
Trong hầu hết các nghiên cứu về NCL, các tác giả đã thực hiện các thiết kế của
họ theo một trong ba phương pháp. Phương pháp thứ nhất là sử dụng qui trình
thiết kế full-custom. Phương pháp thứ hai là thiết kế tổng hợp dựa trên thư viện
Ket-noi.com kho tai lieu mien phi Ket-noi.com kho tai lieu mien phi3
truyền thống [32]. Phương pháp cuối cùng là sử dụng các công cụ ánh xạ để
chuyển các thiết kế đồng bộ sang các thiết kế bất đồng bộ [31]. Các thiết kế này
sau đó sẽ được tổng hợp bởi các công cụ khác. Trong các phương pháp được đề
cập trên, các nhà nghiên cứu về NCL thường gặp phải khó khăn về thư viện tổng
hợp. Việc thiếu các thư viện cell NCL là một trong những rào cản lớn đối với
nghiên cứu và phát triển của phương pháp thiết kế mạch bất đồng bộ dựa trên
NCL. Trong những nghiên cứu mới về thiết kế thư viện cell, đã có một vài qui
trình thiết kế được đề xuất [33], [34]. Các qui trình này thì khá phức tạp và thường
sử dụng các công cụ của chính tác giả. Các công cụ này thường gây ra những khó
khăn cho người sử dụng khi cài đặt và sử dụng. Nếu có bất kỳ lỗi hay hạn chế
nào về công cụ xảy ra trong quá trình sử dụng thì rất khó để khắc phục. Do đó,
trong luận án này, tác giả đề xuất cải tiến qui trình thiết kế thư viện cell của các
cổng ngưỡng bằng cách chỉ sử dụng các công cụ thương mại và đề xuất thiết kế
các thư viện cell NCL bán tĩnh và tĩnh ở qui trình công nghệ 45nm. Các cell được
thiết kế và tổng hợp bằng Virtuoso và Design Compiler. Ngoài ra, tập lệnh ocean
script và môi trường thiết kế EDA (Electronic Design Automation) được sử dụng
để cải tiến và hỗ trợ cho quá trình đặc tính hóa cell tự động để thu thập các dữ
liệu về mô hình thời gian và công suất. Thư viện hoàn chỉnh gồm 27 cell dùng
để tổng hợp các thiết kế bất bộ dựa trên NCL.
Cấu trúc phần còn lại của Luận án này được tổ chức thành 5 chương. Chương 2
cung cấp tổng quan về các mô hình thiết kế mạch bất đồng bộ và về NCL. Chương
3 trình bày phương pháp thiết kế vi mạch bất đồng bộ dựa trên NCL. Chương 4
cung cấp qui trình chuyển đổi từ thiết kế đồng bộ sang thiết kế bất đồng bộ bằng
cách dùng các công cụ chuyển đổi. Tiếp theo, cải tiến qui trình thiết kế thư viện
cell và đề xuất thiết kế các thư viện cell NCL tĩnh và bán tĩnh được thực hiện
trong chương 5. Chương cuối cùng tổng kết về những nhiệm vụ đã đóng góp
được trong luận án.
Đóng góp của luận án:4
Luận án này đã có những đóng góp cho cộng đồng nghiên cứu về thiết kế vi mạch
bất đồng bộ.
1. Hệ thống hóa các vấn đề liên quan thiết kế vi mạch bất đồng bộ với NCL.
2. Đề xuất cải tiến qui trình thiết kế thư viện cell NCL.
3. Các thư viện cell NCL tĩnh và bán tĩnh cho các nghiên cứu về vi mạch bất
đồng bộ.
Ket-noi.com kho tai lieu mien phi Ket-noi.com kho tai lieu mien phi5
CHƯƠNG 2 TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL
2.1 Các mô hình mạch bất đồng bộ
2.1.1 Mô hình mạch có delay bị giới hạn.
- Delay qua cổng và dây bị giới hạn.
- Mỗi cổng và dây sẽ được gán một giá trị giới hạn của các giá trị delay.
- Sơ đồ mã hóa dữ liệu đóng gói như Hình 2.1.
Hình 2. 1 Mã hóa dữ liệu được đóng gói
2.1.2 Mô hình mạch QDI (Quasi Delay Insensitive).
Hình 2. 2 Sơ đồ mã hóa dual-rail
- Delay cổng và dây tùy ý nhưng nó áp đặt một giả định về isochronic của nhánh.
- Các mạch QDI thông thường sử dụng sơ đồ mã hóa nhiều dây để truyền dữ liệu.
- Hình 2.2 minh họa cho sơ đồ mã hóa dual-rail.
- Dữ liệu chính nó tự nhận dạng nó hợp lệ hay không nên dây tín hiệu Req được
bỏ qua.
2.2 Null Convention Logic
Null Convention Logic là mô hình bất đồng bộ không nhạy với delay (QDI) được
phát triển dành cho thiết kế mạch bất đồng bộ, có nghĩa là mạch sẽ hoạt động
một cách chính xác bất chấp delay của các phần tử trong mạch và dây dẫn.6
2.2.1 Tiêu chuẩn hoàn thành
NCL sử dụng 2 tiêu chuẩn để đạt được hành vi không nhạy với delay, đó là tiêu
chuẩn hoàn thành về mặt ký tự của biểu thức và hoàn thành của ngõ vào.
cách mã hóa 1-bit nhị phân bằng cách sử dụng mô hình 2 dây hay dualrail logic.
Bảng 2. 1 Tín hiệu dua
Do Drive thay đổi chính sách, nên một số link cũ yêu cầu duyệt download. các bạn chỉ cần làm theo hướng dẫn.
Password giải nén nếu cần: ket-noi.com | Bấm trực tiếp vào Link để tải:
You must be registered for see links