phuongthuphuong87
New Member
Download miễn phí Giáo trình Truyền dữ liệu - Truyền nối tiếp bất đồng bộ
Tín hiệu nối tiếp tới chân RxDcủa ACIA. Thông thường chân này ởmức cao khi
không có tín hiệu vào. Khi có tín hiệu tới bit đầu tiên là bit start (bit D0) làmchân RxD
chuyển từcao xuống thấp. Giảsửtần sốxung đồng hồthubằng 16 lần vận tốc bit,thì sau8
chu kỳ đồng hồkểtừkhi chân RxD chuyển từcao xuống thấp, ngã vào này được kiểm tra
một lần nữa và nếu nó vẫn còn ởmức thấp, bit start mới có giá trị, nếu không ACIAxemtín
hiệu nhận được là nhiễu vàtiếp tục giámsát sựthay đổi ởchân này đểtìmra bit start. Dùng 8
chu kỳ đồng hồsau khi có sựthay đổi trạng thái của chân RxDkhiến cho data được lấy mẫu
đúng ngay điểm giữa và được chuyển vào thanh ghi dịch thu sau mỗi 16 xung đồng hồ. Viêc
kiểm tralỗi được thực hiện và khi có lỗi xảy ra các bit báo lỗi tương ứng trong thanh ghi trạng
thái sẽ được set. Sau khi sốbit dữliệu mong muốn đã nhận được, bản tin được chuyển song
song từthanh ghi dịch thu tới thanhghi đệm thu và bit 0 (RDRF) củathanh ghi trạng thái
được set lên 1. Nếu bit 7 của thanh ghi điều khiển được set (đưa lên 1) trong suốt thời gian
khởi động, một ngắt tới CPU được tự động tạo ra do chân IRQ xuống thấp. CPUthực hiện
chương trình phục vụngắt và đọc thanh ghi trạng thái đểbiết nguyên nhân ngắt. Nếu CPU
tìmthấy bit RDRF đã set nó sẽ đọc dữliệu trong thanh ghi đệmthu. Hành động này xóa bit
RDRFcủa thanh ghi trạng thái.
Để tải bản Đầy Đủ của tài liệu, xin Trả lời bài viết này, Mods sẽ gửi Link download cho bạn sớm nhất qua hòm tin nhắn.
Ai cần download tài liệu gì mà không tìm thấy ở đây, thì đăng yêu cầu down tại đây nhé:
Nhận download tài liệu miễn phí
Tóm tắt nội dung tài liệu:
sự thay đổi từ 1 xuống 0, sẽ tạo ra tínhiệu điều khiển thanh ghi dịch, sau khi dịch đủ số bit qui định của tín hiệu kể cả bit parity và
bit Stop, ký tự dữ liệu được đọc ra dưới dạng song song từ thanh ghi dịch.
(H 4.2)
(H 4.2) mô tả dạng của tín hiệu trên đường truyền bất đồng bộ (tín hiệu là mẫu chữ C
với parity chẵn và một bit Stop) và bộ phận biến đổi song song ↔ nối tiếp trong máy phát và
thu. Bộ phận này chính là các thanh ghi dịch.
_________________________________________________________________________________
Nguyễn Trung Lập Truyền dữ liệu
___________________________________________Chương 4 Truyền nối tiếp bất đồng bộ
IV - 4
Sự đồng bộ ở các thanh ghi dịch phát và thu được tạo bởi xung đồng hồ ở máy phát và
xung đồng hồ ở máy thu. Dĩ nhiên các xung đồng hồ này phải có cùng tần số, đó là tần số
tương ứng với vận tốc truyền bit của hệ thống. Nếu xung đồng hồ ở nơi thu không phù hợp
với xung đồng hồ ở nơi phát, lỗi do độ lệch thời gian có thể xảy ra. Có hai loại lỗi : Lỗi khi
đọc bit và lỗi do sai khung. Lỗi do sai khung được tạo ra bởi sự tích lũy các độ lệch thời gian,
bit cuối cùng bị sai đưa tới sai khung.
(H 4.3)
(H 4.3) là một ví dụ, giả sử thời gian cho một bit là 0,1 s (T = 0,1s =100ms) và sự sai
lệch là 7% sớm hơn ở máy thu, như vậy máy thu đọc bit đầu tiên ở thời điểm 93 ms thay vì
100ms, bit thứ hai ở 186ms ..... cho đến thời điểm 744ms máy thu đang đọc bit thứ 7 nhưng
nhầm là bit thứ 8, như vậy bit cuối cùng của tín hiệu đã bị đọc sai, nếu bit thứ 8 là bit 1 thì
máy thu nhầm là bit Stop và kết quả là có sự sai khung.
Bit Stop là bit kiểm tra độ lệch thời gian tương đối chính xác, nếu máy phát hiện bit
Stop không phải là bit 1 thì sẽ báo lỗi khung ta nói bit Stop là khoảng bảo vệ tối thiểu giữa
các khung ký tự. Ngoài ra bit parity cũng giới hạn được sai sót này và các sai sót do nhiễu, tuy
nhiên phương pháp phát hiện lỗi này không đạt độ tin cậy 100% vì nếu số bit sai là số chẵn thì
máy thu không phát hiện được.
4.3 Vài IC thực hiện TRUYỀN nối tiếp bất đồng bộ
Trước đây việc thu phát bất đồng bộ được thiết kế dựa trên các IC loại SSI và MSI. Ví
dụ, để tạo và kiểm tra chẵn lẻ, người ta có thể dùng các cổng EX-OR .
Hiện nay sự phát triển của công nghệ chế tạo IC cho phép sử dụng các vi mạch LSI để
thực hiện các chức năng thu phát thỏa mãn giao thức truyền bất đồng bộ. Chúng ta giới thiệu
dưới đây vài IC thu phát bất đồng bộ (Universal Asynchronous Receiver,Transmitter, UART)
hay IC điều hợp giao tiếp thông tin bất đồng bộ (Asynchronous Communication Interface
Adapter, ACIA), đó là các IC :
- UART 6402 của Intersil
- ACIA 6850 của Motorola
- USART 8251A của Intel
4.3.1. UART 6402 của Intersil
4.3.1.1 - chức năng kỹ thuật tổng quát
6402 là UART loại IC CMOS/LSI dùng để giao tiếp với máy tính hay µP qua kênh
dữ liệu nối tiếp bất đồng bộ.
_________________________________________________________________________________
Nguyễn Trung Lập Truyền dữ liệu
___________________________________________Chương 4 Truyền nối tiếp bất đồng bộ
IV - 5
- Máy phát đổi dữ liệu song song thành nối tiếp và tự động thêm vào các bit Start và
Stop.
- Máy thu chuyển đổi các bit Start, ký tự dữ liệu, bit parity và bit Stop thành dữ liệu
song song, kiểm tra lỗi.
Chiều dài của các ký tự dữ liệu có thể là 5, 6, 7 hay 8 bit. Parity có thể là chẵn hay lẻ,
việc kiểm tra và tạo bit parity có thể bỏ qua, nếu không có yêu cầu. Có thể dùng 1, 1,5 hay 2
bit Stop.
4.3.1.2 - Mô hình (H 4.4)
(H 4.4)
- Ý nghĩa các chân của IC :
TRE : Transmit Reg. Empty : Ngã ra, báo thanh ghi phát trống.
TBRL : Trans. Buf. Reg. Load : Ngã vào, nạp dữ liệu vào thanh ghi đệm phát & phát
TBRE : Trans. Buf. Reg. Empty : Ngã ra, mức cao báo thanh ghi đệm phát trống, sẵn
sàng nhận dữ liệu
TBR7 - TBR0 : Trans. Buf. Reg. Data : Dữ liệu để nạp vào thanh ghi đệm phát
DR : Data Received : Ngã ra, lên cao báo đã thu được một ký tự dữ liệu
DRRST : Data Received Reset : Reset thanh ghi thu
ROE : Receive Buffer Output Enable : Cho phép thu tín hiệu từ thanh ghi đệm thu
RBR7 - RBR0 : Receive Buf.Reg. Data : Dữ liệu thu từ thanh ghi đệm thu
CRL : Control Reg. Load : Ngã vào, mức cao cho phép nạp từ điều khiển vào thanh
ghi điều khiển
CR4 - CR0 : Control Reg. Data : Tổ hợp 5 bit tạo thành một từ điều khiển
PE,FE,OVE : Parity, Framing, Overflow flags : Cờ báo lỗi chẵn lẻ, lỗi khung, lỗi tràn
SOE : Status O/P Enable : Cho phép ngã ra trạng thái
MRST : Master Reset : Đặt lại IC
RC,TC : Receive Clock, Trans. Clock : Xung đồng hồ Thu, Phát
_________________________________________________________________________________
Nguyễn Trung Lập Truyền dữ liệu
___________________________________________Chương 4 Truyền nối tiếp bất đồng bộ
IV - 6
RxD, TxD : Receive Data, Trans. Data : Dữ liệu thu phát.
Việc chọn các chuẩn trong giao thức theo qui định của bảng 4.1 dưới đây
Bảng 4.1 : 6402 control word
CR4
CR3
Chọn chiều dài ký tự
Character Length Select
CLS1
CLS0
00 = 5 bit
01 = 6 bit
10 = 7 bit
11 = 8 bit
CR2 Có Kiểm Tra chẵn lẻ ?
PI (Parity Inhibit)
1 = không kiểm tra chẵn lẻ và PE = 0
0 = có kiểm tra chẵn lẻ
CR1 Chọn Kiểm Tra chẵn
EPE (Even Parity Enable)
1 = kiểm tra chẵn
0 = kiểm tra lẻ
CR0 Chọn số bit stop
SBS
Stop Bit Select
0 = 1 bit stop
1 = 1,5 (ký tự 5 bit)
1 = 2 (ký tự 6, 7, 8 bit)
4.3.1.3 - Vận hành
- Vận hành của IC được thực hiện qua các thao tác sau đây :
- Khởi động :
Để khởi động 6402, lần lượt thực hiện 3 bước :
- Đặt từ điều khiển vào các chân CR4 - CR0 để chọn giao thức truyền.
- Đưa chân CRL lên cao để nạp từ điều khiển vào thanh ghi điều khiển.
- Đưa chân MRST lên cao để reset máy thu và máy phát.
- Phát một ký tự :
Để nạp một ký tự vào thanh ghi phát và phát đi, lần lượt thực hiện các bước :
- Chân TBRE lên cao báo thanh ghi đệm phát trống.
- Các bít của ký tự được nạp vào chân TBR7 - TBR0.
- Đưa TBRL lên cao để nạp data vào thanh ghi đệm.
- Tín hiệu phát đi khi TBRL xuống thấp.
- Thu một ký tự :
Để thu một ký tự, lần lượt thực hiện các bước sau :
- Chân DR lên cao báo đã thu một ký tự mới
- Đưa ROE xuống thấp để đọc ký tự từ ngã ra của bộ đệm vào CPU
- Đọc các trạng thái lỗi ở các ngã PE, FE và OVE (Các chân này cho phép bởi
SOE ở trạng thái thấp). Mức cao của các chân này cho biết đã phát hiện lỗi. PE cho biết lỗi
chẵn lẻ, FE cho biết lỗi khung và OVE cho biết lỗi tràn (Overrun) là lỗi do tốc độ thu ký tự
lớn hơn tốc độ đọc ký tự.
- Reset thanh ghi thu bằng cách đưa chân DRRST xuống mức thấp
Tốc độ phát và thu bit tùy thuộc vào xung đồng hồ trên hai chân TC và RC. 6402 có
mạch chia 16 cố định để tần số xung clock vào phải bằng 16 lần tốc độ baud mong muốn. Tốc
độ có thể lên tới 250 kbps.
4.3.1.4 Giao tiếp của 6402 với vi xử lý
Giao tiếp giữa 6402 và bộ vi xử lý có phần phức tạp (H 4.5), nhưng ít sử dụng phần
mềm khi thực hiện các chức năng thu phát
_________________________________________________________________________________
Nguyễn Trung Lập Truyền dữ liệu
___________________________________________Chương 4 Truyền nối tiếp bất đồng bộ
IV - 7
(H 4.5)
- Việc ...