Link tải luận văn miễn phí cho ae Ket-noi
Thiết kế mạch trừ hai số nhị phân 4 bit hiển thị trên 2 led 7 thanh, có trừ âm dương (có file proteus và altium)
MỤC LỤC
PHẦN A. KHẢO SÁT MẠCH LOGIC TỔ HỢP......................................................................1 1.1.Khảo sát IC cổng logic cơ bản..........................................................................................1 1.2.Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân một bit.............................................7
1.2.1. Bộ cộng nhị phân một bit..............................................................7
1.2.2. Bộ trừ nhị phân một bit...............................................................10 1.3.Thiết kế, lắp ráp, khảo sát mạch cộng nhị phân 4 bit sử dụng IC 7483..........................13 1.3.1. Sơ đồ thiết kế...............................................................................13 1.3.2. Sơ đồ lắp ráp................................................................................13 1.3.3. Phân tích kết quả thực hành........................................................13
1.4.Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4), mạch hợp kênh (MUX
4-1) sử dụng...........................................................................................................................14 1.4.1. Mạch phân kênh (DEMUX 1-4)..................................................14 1.4.2. Mạch hợp kênh (MUX 4-1).........................................................16
1.5.Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER
4-2) sử dụng IC cổng logic cơ bản........................................................................................18 1.5.1. Mạch giải mã (DECODER 2-4)..................................................18 1.5.2 Mạch mã hóa (ENCODER 4-2)...................................................19 1.6.Khảo sát IC giải mã 7 đoạn (cộng 2 bit hiển thị kết quả trên LED 7 thanh)...................20 1.6.1. Sơ đồ thiết kế...............................................................................20 1.6.2. Sơ đồ lắp ráp................................................................................20 1.6.3. Phân tích kết quả thực hành........................................................21 Phần B. Khảo sát mạch logic tuần tự........................................................................................21
2.1.Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-JK 21
2.1.1.Sơ đồ thiết kế................................................................................21 2.1.2.Sơ đồ lắp ráp.................................................................................22 2.1.3.Phân tích kết quả thực hành.........................................................22
2.2.Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với Kđ = 4
sử dụng FF-JK.......................................................................................................................23 2.2.1.Sơ đồ thiết kế................................................................................23 2.2.2.Sơ đồ lắp ráp.................................................................................23 2.2.3Phân tích kết quả thực hành:.........................................................23
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số GVHD: NGUYỄN THỊ THU HÀ
PHẦẦN A. KHẢO SÁT MẠCH LOGIC TỔ HỢP
1.1.Khảo sát IC cổng logic cơ bản 1.1.1. Ic 7404 (NOT)
Sơ đồ chân
Hình 1: Ic 7404
Sơ đồ lắp ráp
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như
sau: XF
01 10
1
Nhóm SV thực hiện: Nhóm 8
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số GVHD: NGUYỄN THỊ THU HÀ
Vậy biểu thức logic là :
Phần tử phủ định là phần tử có một đầu vào và một đầu ra thực hiện hàm phủ định logic
Vậy IC7404 hoạt động đúng theo lí thuyết 1.1.2. IC7408 (AND)
Sơ đồ chân
Sơ đồ lắp ráp
Hình 2: IC7408
Nhóm SV thực hiện: Nhóm 8
2
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là
mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A.B
Phần tử AND là phần tử có nhiều đầu vào biến và một đầu ra thực hiện hàm nhân logic.
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 000 010 100 111
Vậy IC7408 hoạt động đúng theo lí thuyết 1.1.3. IC7432 (OR)
Sơ đồ chân
Sơ đồ lắp ráp
Nhóm SV thực hiện: Nhóm 8
Hình 3: IC7432
3
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 000 011 101 111
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A+B
Phần tử OR là phần tử có nhiều đầu vào biến và một đầu ra thực hiện hàm cộng logic.
Vậy IC7432 hoạt động đúng theo lí thuyết 1.1.4. IC7400 (NAND)
Sơ đồ chân
Sơ đồ lắp ráp Nhóm SV thực hiện: Nhóm 8
4
Hình 4: IC7400
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A.B
Phần tử NAND là phần tử có nhiều đầu vào biến và một đầu ra thực hiện phép tính nhân phủ định.
Vậy IC7400 hoạt động đúng theo lí thuyết 1.1.5. IC7402 (NOR)
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 001 011 101 110
Sơ đồ chân
Sơ đồ lắp ráp Nhóm SV thực hiện: Nhóm 8
5
Hình 5: IC7402
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 001 010 100 110
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
Phần tử NOR là phần tử có nhiều đầu vào biến và một đầu ra thực hiện phép tính cộng phủ định.
Vậy IC7402 hoạt động đúng theo lí thuyết 1.1.6. IC7486 (XOR)
Sơ đồ chân
Hình 6: IC7486
Nhóm SV thực hiện: Nhóm 8
Do Drive thay đổi chính sách, nên một số link cũ yêu cầu duyệt download. các bạn chỉ cần làm theo hướng dẫn.
Password giải nén nếu cần: ket-noi.com | Bấm trực tiếp vào Link để tải:
Thiết kế mạch trừ hai số nhị phân 4 bit hiển thị trên 2 led 7 thanh, có trừ âm dương (có file proteus và altium)
MỤC LỤC
PHẦN A. KHẢO SÁT MẠCH LOGIC TỔ HỢP......................................................................1 1.1.Khảo sát IC cổng logic cơ bản..........................................................................................1 1.2.Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân một bit.............................................7
1.2.1. Bộ cộng nhị phân một bit..............................................................7
1.2.2. Bộ trừ nhị phân một bit...............................................................10 1.3.Thiết kế, lắp ráp, khảo sát mạch cộng nhị phân 4 bit sử dụng IC 7483..........................13 1.3.1. Sơ đồ thiết kế...............................................................................13 1.3.2. Sơ đồ lắp ráp................................................................................13 1.3.3. Phân tích kết quả thực hành........................................................13
1.4.Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4), mạch hợp kênh (MUX
4-1) sử dụng...........................................................................................................................14 1.4.1. Mạch phân kênh (DEMUX 1-4)..................................................14 1.4.2. Mạch hợp kênh (MUX 4-1).........................................................16
1.5.Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER
4-2) sử dụng IC cổng logic cơ bản........................................................................................18 1.5.1. Mạch giải mã (DECODER 2-4)..................................................18 1.5.2 Mạch mã hóa (ENCODER 4-2)...................................................19 1.6.Khảo sát IC giải mã 7 đoạn (cộng 2 bit hiển thị kết quả trên LED 7 thanh)...................20 1.6.1. Sơ đồ thiết kế...............................................................................20 1.6.2. Sơ đồ lắp ráp................................................................................20 1.6.3. Phân tích kết quả thực hành........................................................21 Phần B. Khảo sát mạch logic tuần tự........................................................................................21
2.1.Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-JK 21
2.1.1.Sơ đồ thiết kế................................................................................21 2.1.2.Sơ đồ lắp ráp.................................................................................22 2.1.3.Phân tích kết quả thực hành.........................................................22
2.2.Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với Kđ = 4
sử dụng FF-JK.......................................................................................................................23 2.2.1.Sơ đồ thiết kế................................................................................23 2.2.2.Sơ đồ lắp ráp.................................................................................23 2.2.3Phân tích kết quả thực hành:.........................................................23
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số GVHD: NGUYỄN THỊ THU HÀ
PHẦẦN A. KHẢO SÁT MẠCH LOGIC TỔ HỢP
1.1.Khảo sát IC cổng logic cơ bản 1.1.1. Ic 7404 (NOT)
Sơ đồ chân
Hình 1: Ic 7404
Sơ đồ lắp ráp
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như
sau: XF
01 10
1
Nhóm SV thực hiện: Nhóm 8
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số GVHD: NGUYỄN THỊ THU HÀ
Vậy biểu thức logic là :
Phần tử phủ định là phần tử có một đầu vào và một đầu ra thực hiện hàm phủ định logic
Vậy IC7404 hoạt động đúng theo lí thuyết 1.1.2. IC7408 (AND)
Sơ đồ chân
Sơ đồ lắp ráp
Hình 2: IC7408
Nhóm SV thực hiện: Nhóm 8
2
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là
mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A.B
Phần tử AND là phần tử có nhiều đầu vào biến và một đầu ra thực hiện hàm nhân logic.
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 000 010 100 111
Vậy IC7408 hoạt động đúng theo lí thuyết 1.1.3. IC7432 (OR)
Sơ đồ chân
Sơ đồ lắp ráp
Nhóm SV thực hiện: Nhóm 8
Hình 3: IC7432
3
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 000 011 101 111
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A+B
Phần tử OR là phần tử có nhiều đầu vào biến và một đầu ra thực hiện hàm cộng logic.
Vậy IC7432 hoạt động đúng theo lí thuyết 1.1.4. IC7400 (NAND)
Sơ đồ chân
Sơ đồ lắp ráp Nhóm SV thực hiện: Nhóm 8
4
Hình 4: IC7400
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
F = A.B
Phần tử NAND là phần tử có nhiều đầu vào biến và một đầu ra thực hiện phép tính nhân phủ định.
Vậy IC7400 hoạt động đúng theo lí thuyết 1.1.5. IC7402 (NOR)
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 001 011 101 110
Sơ đồ chân
Sơ đồ lắp ráp Nhóm SV thực hiện: Nhóm 8
5
Hình 5: IC7402
lOMoARcPSD|9997659
Báo cáo thực hành điện tử số THU HÀ
Phân tích kết quả thực hành
GVHD: NGUYỄN THỊ
Đầu vào Đầu ra ABF 001 010 100 110
Vừa thực hành vừa mô phỏng bằng Proteus, 0 là mức thấp (đèn tắt) 1 là mức cao (đèn sáng) ta được kết quả như sau:
Vậy biểu thức logic là :
Phần tử NOR là phần tử có nhiều đầu vào biến và một đầu ra thực hiện phép tính cộng phủ định.
Vậy IC7402 hoạt động đúng theo lí thuyết 1.1.6. IC7486 (XOR)
Sơ đồ chân
Hình 6: IC7486
Nhóm SV thực hiện: Nhóm 8
Do Drive thay đổi chính sách, nên một số link cũ yêu cầu duyệt download. các bạn chỉ cần làm theo hướng dẫn.
Password giải nén nếu cần: ket-noi.com | Bấm trực tiếp vào Link để tải:
You must be registered for see links